세레브라스 CS-6: SRAM은 남고, DRAM이 웨이퍼 위로 올라옵니다
세레브라스가 Hot Chips 2026 공식 발표에서 CS-6의 방향을 처음 공개했습니다. 핵심 문구는 명확합니다. wafer-scale SRAM과 compute를 3D-stacked DRAM과 초고대역폭으로 결합합니다.
SRAM을 DRAM으로 바꾸는 발표가 아닙니다. 공식 슬라이드의 제목도 Cerebras wafer-scale SRAM, with 3D stacked DRAM입니다. 빠른 SRAM과 연산 구조를 남겨 두고, 더 큰 모델을 담을 DRAM 용량 계층을 가까이 추가하려는 방향입니다.
세레브라스의 설명은 이 선택의 이유까지 직접 밝힙니다. 웨이퍼 스케일 프로세서는 실용적으로 사용할 수 있는 2차원 면적을 이미 채웠습니다. 메모리를 더 늘리려면 옆이 아니라 위로 가야 합니다. CS-6는 웨이퍼 한 장을 칩으로 쓰는 2D 설계가 3D 메모리 시스템으로 넘어가는 전환점입니다.
다만 한 가지를 먼저 바로잡아야 합니다. 이 경쟁은 2D GPU 대 3D Cerebras가 아닙니다. HBM도 이미 3D 적층 DRAM이고 GPU도 SRAM을 씁니다. 진짜 차이는 메모리 종류가 아니라, 어떤 메모리 계층을 중심에 두고 얼마나 넓은 범위에서 연산과 결합하느냐에 있습니다.
SRAM을 버리는 것이 아니라 DRAM 계층을 더합니다
SRAM과 DRAM은 역할이 다릅니다. SRAM은 빠르고 연산과 가깝지만 면적을 많이 차지합니다. DRAM은 SRAM보다 느리지만 같은 면적에 훨씬 많은 데이터를 담을 수 있습니다.
현재 WSE-3은 회사 발표 기준 44GB SRAM을 웨이퍼 위에 분산해 두고, 코어가 가까운 데이터를 바로 사용하게 합니다. 이 구조가 세레브라스의 높은 locality와 대역폭을 만드는 기반입니다. 하지만 모델이 44GB보다 커지면 한 시스템 안에 모두 상주시킬 수 없습니다. 추론에서는 여러 CS 시스템으로 모델의 layer를 나누고, 대규모 학습에서는 외부 MemoryX의 DRAM과 flash에서 weight를 공급합니다.
CS-6의 3D DRAM은 이 간격을 메우려는 시도로 읽힙니다.
분산 온웨이퍼 SRAM → 가까운 3D DRAM → 외부 메모리·다중 시스템
자주 쓰는 데이터는 빠른 SRAM에 두고, 더 큰 working set은 가까운 DRAM에 둡니다. 한 시스템에 더 많은 모델을 담을 수 있다면 시스템 사이를 오가는 weight와 activation, 스위치와 네트워크의 부담을 줄일 수 있습니다. 세레브라스는 CS-6가 약 10배 작은 시스템 풋프린트를 제공하도록 설계한다고 주장합니다. 그러나 비교한 모델과 시스템 범위, 전력과 네트워크를 포함한 계산 기준, 작동 실리콘의 측정치는 아직 공개하지 않았습니다. 현재는 검증된 결과가 아니라 회사의 목표입니다.
HBM도 이미 3D이고 GPU도 SRAM을 씁니다
Micron의 HBM 설명에 따르면 HBM은 여러 DRAM 다이를 수직으로 쌓고 TSV와 microbump로 연결한 3D-stacked SDRAM입니다. 완성된 HBM 스택은 일반적으로 실리콘 인터포저를 통해 GPU 옆에 배치됩니다. DRAM 자체는 3D이고, GPU와 HBM을 같은 패키지에 나란히 놓는 관계는 흔히 2.5D라고 부릅니다.
GPU도 DRAM만 쓰지 않습니다. NVIDIA CUDA 공식 문서는 GPU 안의 register, shared memory, L1과 L2 cache를 구분하고, GPU에 연결된 DRAM을 global memory로 설명합니다. 실제 GPU의 메모리 계층은 다음에 가깝습니다.
register·L1·L2 SRAM → HBM DRAM → 호스트·시스템 메모리
세레브라스도 SRAM만으로 끝나지 않습니다.
분산 웨이퍼 SRAM → CS-6 3D DRAM → MemoryX·다중 CS
따라서 가장 정확한 비교는 DRAM 대 SRAM이 아닙니다. 패키지 인접 HBM을 대용량 working memory의 중심으로 두는 GPU 계층과 웨이퍼 전역의 분산 SRAM을 locality의 중심으로 두고 3D DRAM을 받아들이는 CS-6 계층의 차이입니다.
경쟁하면서 동시에 수렴합니다
두 진영은 출발점이 다르지만 같은 문제를 풉니다. 데이터 이동은 전력과 시간을 쓰고, AI 모델이 커질수록 compute보다 memory bandwidth와 capacity가 시스템을 제한합니다. 해법도 닮아 갑니다. 메모리를 연산에 더 가까이 두고, 연결을 더 넓히고, 수직으로 더 많이 쌓습니다.
GPU 진영은 HBM4와 더 큰 CoWoS, NVLink와 NVSwitch로 패키지와 랙을 확장합니다. TSMC는 CoWoS를 더 큰 interposer에 더 많은 advanced-node compute와 HBM을 수용하는 방향으로 넓히고 있습니다. 세레브라스는 더 큰 reticle이나 interposer가 아니라 이미 웨이퍼 전체로 넓어진 SRAM·compute plane에 DRAM을 수직으로 결합하려 합니다.
CS-6는 GPU+HBM의 완전한 반대라기보다 같은 3D memory-centric 방향을 wafer-scale이라는 다른 단위로 밀어붙인 설계입니다. 삼성 zHBM이 xPU 위의 3D 메모리 시스템을 제안한 흐름과도 맞닿습니다. AI 반도체의 경쟁 단위가 칩에서 메모리, 패키징, 냉각과 소프트웨어를 묶은 시스템으로 커지고 있습니다.
세레브라스의 moat도 더 어려워집니다
wafer-scale chip은 이미 어려운 제조 문제입니다. CS-6는 그 위에 3D 메모리 문제까지 더합니다. 성공하면 세레브라스의 강점은 큰 SRAM과 빠른 fabric에서 다음 영역으로 넓어집니다.
- DRAM과 wafer-scale logic을 연결하는 고밀도 수직 인터커넥트
- logic과 memory에 전력을 전달하면서 hotspot을 빼내는 냉각 구조
- 거대한 wafer와 DRAM stack을 적층하기 전후의 테스트와 수리
- SRAM과 DRAM 사이에서 데이터를 배치하는 compiler와 runtime
- memory, foundry, packaging과 test 공급망의 공동 최적화
동시에 실패 지점도 늘어납니다. TSMC의 3D interconnect 연구는 thermal, power delivery와 yield를 3D packaging의 주요 과제로 꼽습니다. 연산과 메모리를 가까이 두면 신호에는 유리하지만 열에는 불리합니다. 적층 층이 늘수록 본딩 결함과 패키지 휨, 누적 수율, 불량을 찾아내고 우회하는 테스트도 어려워집니다.
CS-6가 데이터 이동에서 절약한 전력보다 냉각과 전력 전달에 더 많은 비용을 쓴다면 시스템 이득은 줄어듭니다. wafer-scale logic과 DRAM stack 가운데 하나의 불량이 비싼 전체 패키지를 폐기하게 만든다면 원가 경쟁력도 나오기 어렵습니다. 세레브라스가 기존 WSE에서 compute defect를 우회하는 기술을 갖고 있다는 사실만으로 3D DRAM과 수직 연결의 수율까지 해결됐다고 볼 수는 없습니다.
2027은 공식이고 2029는 추정입니다
일정은 발표 내용과 추정을 분리해야 합니다. 세레브라스는 CS-6 비전의 구현을 2024년에 시작했다고 밝혔고 2026년 8월 Hot Chips에서 방향을 공개했습니다. 같은 공식 글은 CS-5를 2027년 목표라고 명시합니다.
그러나 CS-6 문단과 공개 슬라이드에는 출시연도가 없습니다. 2029년은 세대 간 간격을 적용한 외부 로드맵 추정으로 볼 수 있지만, Cerebras가 확정한 일정으로 인용하면 안 됩니다.
제품이 됐다고 판단할 증거
현재의 CS-6는 architecture preview입니다. 제품 우위를 판단하려면 다음 증거가 필요합니다.
작동 실리콘: 실제 wafer-scale logic과 3D DRAM을 결합한 시제품과 package 단면이 공개돼야 합니다.
메모리 사양: 총 DRAM 용량, 유효 대역폭, 평균과 tail latency, energy per bit, SRAM과 DRAM의 주소공간과 데이터 이동 정책이 필요합니다.
같은 조건의 시스템 비교: 모델, 정밀도, batch, context를 고정하고 throughput, latency, 전력, 시스템 수와 footprint를 비교해야 합니다. WSE SRAM 21PB/s를 GPU HBM의 TB/s와 단순히 나눈 배율은 서로 다른 메모리 계층을 비교하므로 의미가 없습니다.
열과 양산성: logic과 DRAM의 온도, 냉각 방식, 전력 전달, wafer와 package test, redundancy, repair, 수율과 원가가 확인돼야 합니다.
일정과 고객: memory·foundry·packaging 파트너, 고객 샘플, 인증, 실제 인도 시점이 나와야 로드맵이 상용 제품으로 넘어갑니다.
메모리 경쟁의 단위가 커지고 있습니다
CS-6의 중요한 점은 3D DRAM을 쓴다는 사실만이 아닙니다. 2D wafer-scale의 면적 한계에 도달한 세레브라스가 다음 세대의 경쟁력을 메모리 계층 전체의 수직 통합에서 찾았다는 데 있습니다.
GPU+HBM과 wafer-scale compute+SRAM+3D DRAM은 분명 다른 출발점입니다. 그러나 양쪽 모두 SRAM과 3D DRAM을 쓰고, 메모리를 compute에 더 가까이 두며, package와 system의 경계를 넓힙니다. 경쟁은 3D인가 아닌가가 아니라 어떤 memory tier를 얼마나 가까이, 얼마나 넓은 interface로, 어느 면적과 열·전력·수율 안에서 통합하는가입니다.
CS-6는 이 경쟁의 흥미로운 다음 수입니다. 방향은 공식적으로 확인됐습니다. 제품의 성능과 경제성, 출시연도는 아직 확인되지 않았습니다. 2029년이라는 숫자보다 먼저 봐야 할 것은 작동 실리콘, 메모리 사양, 열과 수율, 그리고 같은 workload에서 실제로 줄어드는 시스템 수입니다.
본 글은 2026년 8월 27일 기준 Cerebras, Micron, NVIDIA, TSMC 등 공개 자료를 바탕으로 작성한 기술·산업 분석입니다. CS-6의 구조 설명과 footprint 효과는 회사의 전향적 발표이며 제품 사양이나 독립 benchmark가 아닙니다. 2029년 출시는 공식 자료에서 확인되지 않았습니다. 특정 종목에 대한 투자 판단은 다루지 않습니다.
주요 출처: Cerebras Hot Chips 2026 공식 발표 · Hot Chips 2026 프로그램 · Micron HBM 설명 · NVIDIA CUDA Programming Guide · TSMC 3D Interconnect 연구